Ученые определили фундаментальный предел миниатюризации транзисторов менее 4 нанометров

Ученые из Корейского института передовых технологий (KAIST) разработали методологию для вычисления фундаментальных границ миниатюризации транзисторов с помощью квантово-механического моделирования атомной структуры. Исследование направлено на решение одной из наиболее острых проблем современной микроэлектроники: определение границ физического уменьшения полупроводниковых приборов, когда традиционные модели классической физики перестают быть актуальными.

Транзисторы являются фундаментальными элементами, управляющими электрическими сигналами в вычислительных системах. Именно их параметры определяют скорость и энергоэффективность современных процессоров, лежащих в основе смартфонов, серверного оборудования и ИИ-платформ. Несмотря на то что индустрия активно декларирует переход к нормам 2-нанометрового техпроцесса, фактические габариты активных зон транзисторов по-прежнему превышают 10 нанометров.

Основным препятствием на пути к дальнейшей миниатюризации служит квантовое туннелирование — явление, при котором электроны проникают сквозь энергетические барьеры, непроходимые с точки зрения классической механики. Это провоцирует паразитные токи и утрату контроля над состоянием переключения, что ведет к критической нестабильности работы устройства.

Эмпирическое определение предела миниатюризации сопряжено с серьезными трудностями: на атомарном уровне крайне сложно обеспечить прецизионный контроль интерфейса между металлическими электродами и полупроводниковым каналом. Команда под руководством профессора Ён-Хун Кима применила метод вычислений «из первых принципов» (ab initio), позволяющий прогнозировать поведение материи исключительно на базе законов квантовой механики без привязки к экспериментальным данным.

Фундаментом исследования стала передовая методика MS-DFT (теория функционала плотности с многопространственным ограниченным поиском). Этот инструментарий расширяет возможности классической теории функционала плотности, позволяя анализировать не только свойства материалов, но и целостные архитектуры электронных систем, включая сложные сопряжения металлов и полупроводников.

Применяя цифровое моделирование метода длины переноса (TLM), исследователи смогли зафиксировать условия, при которых квантовые эффекты начинают провоцировать нежелательную утечку заряда в канал, дестабилизируя управление током.

В качестве перспективного полупроводника для тестирования был выбран монослой дисульфида молибдена (MoS2) — двумерный материал толщиной в один атом. Полученные результаты подтвердили, что критическая глубина проникновения носителей заряда зависит не только от полупроводника, но и от характеристик выбранного металла и конфигурации контактов.

Главный вывод работы заключается в том, что пороговый размер транзистора, при котором туннелирование становится критическим, не является неизменной величиной. Он определяется работой выхода металла и архитектурой интерфейса, что открывает возможности для смещения границ миниатюризации посредством грамотных инженерных решений.

В ряде вычислительных экспериментов удалось снизить критическую длину туннелирования до уровня менее 4 нанометров, что свидетельствует о существенном потенциале для дальнейшего масштабирования полупроводниковых компонентов.

Разработчики также предложили концепцию создания чипов нового поколения, основанную на комбинации двумерных материалов с различными физическими свойствами для оптимизации энергоэффективности.

Данная работа переводит вопрос пределов масштабирования из плоскости случайных экспериментальных ограничений в область точного инженерного проектирования. Это позволит моделировать архитектуру устройств до этапа физического прототипирования, что значительно сократит затраты на дорогостоящие испытания и ускорит внедрение инновационных полупроводниковых решений.

Источник: iXBT